Na interface de transmisión actual do sistema de televisión por difusión DVB-C, hai dous estándares de interface de transmisión de vídeo MPEG-2: interface serie ASIN estándar e interface SPI paralela síncrona. O SPI ten un total de 11 sinais útiles e cada sinal diferénciase en dous sinais para mellorar a anti-interferencia de transmisión. Transmítese por DB25 na ligazón física, polo que a conexión é moitas e complicada, a distancia de transmisión é curta e é propensa a fallar. Non obstante, SPI é un sinal paralelo de 11 bits cun procesamento sinxelo e forte escalabilidade. Polo tanto, a saída do codificador de vídeo xeral MPEG-2 e a entrada do decodificador de vídeo son sinais estándar de 11 bits paralelos. ASI usa transmisión en serie, que só precisa un cable coaxial para a transmisión, que é sinxelo de conectar e ten unha longa distancia de transmisión. Segundo as vantaxes e desvantaxes de SPI e ASI, é necesario converter entre SPI e ASI do sinal de transmisión.
1 estrutura de sinal SPI
O sistema de transmisión paralelo SPI inclúe un sinal de reloxo, un sinal de datos de 8 bits, un sinal de sincronización de trama PSYNC e un sinal de datos válido DVALID. O sinal de sincronización de cadros corresponde ao byte de sincronización 047H do paquete TS. O sinal DVALID úsase para distinguir a lonxitude do paquete TS como 188 bytes ou 204 bytes. Cando a lonxitude do paquete TS é de 188 bytes, o sinal DVALID sempre é alto e todos os sinais están sincronizados co sinal de reloxo. O formato de datos SPI móstrase na figura.
2 interface ASI
O fluxo de transporte ASI pode ter velocidades de datos diferentes, pero a velocidade de transmisión é constante, 270 Mbps, polo que ASI pode enviar e recibir datos MPEG-2 a velocidades diferentes. O sistema de transmisión ASI é unha estrutura en capas. A capa máis alta e a segunda utilizan o estándar MPEG-2 ISO / IEC 13818- (Sistemas), e as capas 0 e 1 son canles de fibra FC baseados no CD ISO / IEO 14165-1. FC soporta unha variedade de medios de transmisión física, esta solución emprega transmisión por cable coaxial.
Primeiro, converta a palabra clave de 8 bits do paquete de transporte MPEG-2 que está sincronizado co paquete en palabra clave de 10 bits; despois, en conversión en paralelo / serie, cando se precise introducir unha nova palabra e a fonte de datos aínda non estea lista, debería inserirse unha palabra de sincronización K28.5 para acadar a velocidade de transmisión fixa de 270 Mbps de ASI. O fluxo de bits serie resultante enviarase ao conector de cable coaxial a través do circuíto buffer / drive e da rede de acoplamento. Hai tres xeitos de inserir unha palabra de código de sincronización: un só byte do fluxo de código de transmisión non pode ser unha palabra de sincronización antes e despois; un só byte dun fluxo de código de transmisión debe ser unha palabra de sincronización antes e despois; ou unha combinación dos dous.
Os datos recibidos que chegan ao cable coaxial deben primeiro acoplarse ao circuíto para recuperar o reloxo e os datos a través do conector e a rede de acoplamento e despois realizar a conversión serie / paralelo; para recuperar a sincronización de bytes, o descodificador ASI debe buscar primeiro a palabra de sincronización K28.5, unha vez que se busca a palabra de sincronización, o límite demárcase para os datos recibidos posteriormente, establecendo así a disposición correcta de bytes dos bytes de saída do descodificador; finalmente, a conversión de 10/8 bits realízase para restaurar os datos do fluxo de código MPEG-2 TS sincronizado de paquetes. Pero a palabra de sincronización K28.5 non é un dato válido, polo que debe eliminarse durante a descodificación.
3 Esquema de implementación de interface ASI
Neste esquema, o fluxo de código MPEG-2 TS é subministrado polo codificador MPEG-2 MB86390 dun só chip, que emite un sinal paralelo de 11 bits conforme ao estándar SPI e a lonxitude do paquete TS é de 188 bytes. No esquema de conversión SPI / ASI utilízanse principalmente o chip cyb923 / cyb933 da empresa cypress, o FIFO asíncrono e o programador lóxico CPLD.
cyb923 realiza principalmente a conversión de 8/10 bits da palabra clave, insire a palabra de sincronización K28.5 e a conversión en paralelo / serie. A velocidade de transmisión de ASI é constante a 270 MHz e a taxa de entrada do código MPEG-2 TS é diferente, polo que, para usar FIFO para lograr unha coincidencia de velocidade, é necesario controlar loxicamente a comunicación entre os datos SPI de entrada, FIFO e cyb923. Considerando o rendemento completo, o prezo e a complexidade do programa, esta solución emprega o programador lóxico CPLD de xilinx XC95108; A programación VHDL úsase para realizar o seu control lóxico. A descodificación de ASI tamén é un proceso similar, cyb933 realiza principalmente conversión de 10 / 8Bit, eliminación da palabra de sincronización K28.5 e conversión de serie a paralelo.
3.1 Codificación ASI
No proceso de codificación ASI, só se introducen no CPLD os datos de oito bits de MPEG-2 TS e o reloxo de transmisión de un bit TS. Porque neste esquema, o formato TS é de 188 bytes, o sinal de datos válido DVALID sempre é alto e CPLD ignora este sinal e só recibe datos de fluxo de código TS sen preocuparse pola cabeceira de sincronización do fluxo de código TS. Tamén se ignora o sinal de sincronización de fotogramas PSYNC. CPLD escribe os datos recibidos en FIFO co reloxo de velocidade de código TS. Cando o FIFO está medio cheo, o CPLD recibe o sinal de medio cheo do FIFO e entón o CPLD envía o sinal de lectura FIFO ao cyb923. O cyb923 le os datos no FIFO a 27 Mbps; cando o CPLD conta ata o cyb923 le unha certa cantidade de datos FIFO, o CPLD envía un sinal ilegible FIFO a cyb923 para evitar que FIFO estea baleiro. A velocidade máxima paralela da taxa de código de transmisión MPEG-2 é 27/8 = 3.375 Mbps e a velocidade FIFO lida é de 27 Mbps, polo que o FIFO non se desbordará. Tendo en conta o atraso, este programa usa unha capacidade FIFO7202 menor. cyb923 enche o fluxo de código ASI con K28.5 cando o FIFO non se pode ler para manter unha velocidade de transmisión fixa de 270 Mbps. Finalmente, os datos en serie pódense transmitir por cable coaxial despois de seren conducidos. Nesta solución, a inserción da palabra de sincronización K28.5 adopta o método das palabras de sincronización K28.5 antes e despois dun só byte do fluxo de código de transmisión. Comparado cos outros dous esquemas, este esquema é relativamente sinxelo de xulgar e tratar.
3.2 Descodificación ASI
No extremo receptor do ASI, o fluxo de código ASI de entrada igualase e despois ingresa ao chip cyb933. Primeiro bloquea o reloxo de fluxo de código ASI polo lazo de bloqueo de fase do reloxo interno e detecta a palabra de sincronización K28.5; despois de atopalo, determínase a secuencia de fluxo de bits ASI e logo realízase a conversión serie / paralelo.
Pódese ver que se detecta K28.5, é dicir, o aliñamento de bytes é un requisito previo importante para a descodificación ASI, polo que cyb933 define un conxunto de métodos para detectar a sincronización de bytes. Considerando que os erros de transmisión e outros motivos poden causar falsos K28.5, cyb933 adopta o método de confirmación de dobre byte. É dicir, os dous bytes consecutivos son K28.5 e a sincronización de bytes confírmase e entón ingresa o estado normal de decodificación dun byte. No estado de descodificación, se o CPLD conta 16 bytes dos 64 bytes descodificados como erróneos, o CPLD debe enviar información a cyb933, requirindo que cyb933 volva sincronizar os bytes.
Despois da sincronización de bytes, porque K28.5 é o byte de sincronización inserido por cyb923 e non se pode emitir como datos válidos, cyb933 ignora automaticamente estes bytes de sincronización. Cando cyb933 detecta datos válidos, cyb933 emitirá unha indicación de que os datos actuais son válidos. Se este sinal se considera válido para escribir no FIFO, os datos do FIFO deben ser datos válidos. Cando o FIFO está medio cheo, despois de que o CPLD reciba o sinal medio cheo do FIFO, o CPLD le os datos no FIFO e determina o byte de sincronización do paquete TS segundo o byte lido sexa 047H; se se atopa a palabra de sincronización do paquete TS, restaurará o sinal de sincronización de cadros correspondente. Neste momento, o reconto CPLD 188 restaura o paquete TS completo. Se o seguinte byte non é 047H, significa que os datos de entrada son incorrectos. O CPLD descartará estes datos ata que atope a palabra de sincronización 047H. Durante este período, o CPLD produce un paquete baleiro TS. Despois de volver sincronizar paquetes, CPLD comeza a contar e emitir os paquetes correctos de 188 bytes MPEG-2 TS, recuperando así o sinal de 11 bits correcto de SPI. Do mesmo xeito, cando os datos FIFO non se poden ler, CPLD tamén emite paquetes TS baleiros para manter unha taxa de código MPEG-2 de saída constante.
No deseño da conversión SPI a ASI, a codificación ASI realízase directamente en datos SPI sen considerar o problema dos erros de bits. A principal consideración é que os datos SPI saen directamente desde MB390 sen transmisión a longa distancia, reducindo así a complexidade do control lóxico de codificación ASI. No proceso de descodificación ASI, os datos ASI transmítense a gran distancia e hai que ter en conta o factor de erro. Polo tanto, engádese o deseño de resincronización de bytes e paquetes para aumentar a capacidade anti-interferencia. Este esquema realizou a conversión mutua de SPI / ASI moi ben na aplicación práctica.
Noso outro produto:
