Nos últimos anos, co rápido desenvolvemento de computadoras, redes dixitais e tecnoloxías de televisión, a demanda de imaxes de televisión de alta calidade da xente continuou aumentando e a industria de radio e televisión do meu país experimentou un rápido desenvolvemento e un rápido desenvolvemento. A transmisión de TV dixital por satélite, que se lanzou hai catro anos, formou agora unha escala considerable. A gravación de vídeo dixital, os efectos especiais dixitais, os sistemas de edición non lineal, os estudos virtuais, os vehículos de transmisión dixital, as matrices de discos duros da rede e os sistemas de reprodución dixital robótica entraron sucesivamente en CCTV e estacións de televisión provinciais e municipais. O televisor dixital de alta definición estándar SDTV / HDTV foi listado como un importante proxecto nacional da industria de investigación científica e a emisión piloto realizouse na torre central de radio e televisión. Na actualidade, a produción de programas de televisión dixital do meu país e a difusión terrestre de televisión dixital fomentáronse intensamente e o "Undécimo Plan Quinquenal" será o período de preparación para o cambio global da televisión dixital do meu país e unha etapa importante da transición. do sistema de radiodifusión e televisión do analóxico ao dixital.
Este deseño está deseñado para facer fronte a esta tendencia e para satisfacer a enorme demanda do mercado de equipos de transmisión óptica de sinal de vídeo dixital ASI / SDI multicanle. É un equipo de transmisión óptica que usa tecnoloxía de multiplexación por división de tempo para transmitir simultaneamente dous sinais de vídeo dixitais ASI / SDI nunha fibra óptica. Este deseño pode sentar unha base sólida para o desenvolvemento de equipos de transmisión óptica de sinal dixital asíncrono de máis velocidade no futuro.
1. Plan de implantación do sistema
O sinal serie ASI / SDI remodélase polo circuíto de ecualización e convértese nun conxunto de sinais diferenciais; entón o reloxo do sinal extráese a través do circuíto de recuperación do reloxo para usalo na seguinte decodificación e sincronización do sinal; despois de pasar polo circuíto de decodificación, o sinal serie de alta velocidade transfórmase nun sinal paralelo de baixa velocidade para prepararse para o seguinte proceso de multiplexación eléctrica; finalmente, o sinal asíncrono sincronízase co reloxo de multiplexación eléctrica local mediante o axuste do circuíto FIFO, realizando así a multiplexación eléctrica local; Despois transmítese ao extremo receptor a través da conversión eléctrica / óptica do módulo óptico. Despois de recibir o sinal, o extremo receptor pasa por unha serie de circuítos de conversión inversa para restaurar o sinal serie ASI / SDI orixinal para completar todo o proceso de transmisión.
Neste deseño, a tecnoloxía de multiplexación eléctrica dos sinais ASI / SDI é a clave de todo o enlace técnico. Debido a que a taxa de sinal ASI / SDI necesaria para a multiplexación de potencia no proxecto é moi alta, a taxa estándar alcanza os 270Mbit / s e non é unha multiplexación de sinal homóloga, é difícil e antieconómico multiplexar directamente o sinal e precisa ser restaurado primeiro. O reloxo de cada sinal converte o sinal serie de alta velocidade nun sinal paralelo de baixa velocidade e, a continuación, axusta o ritmo de cada sinal a través do circuíto de chip FIFO para lograr a sincronización co reloxo local e despois multiplexa os dous sinais eléctricos a través de o chip programable, e logo entender a transmisión multiplex de división de tempo. Só despois desta serie de procedementos de procesamento de sinal pódese realizar un bo proceso de demultiplexación no extremo receptor, que é tamén o principal punto técnico do deseño.
Ademais, o bloqueo do multiplexado eléctrico tamén é un problema. Cantas máis canles de sinal, maior velocidade, máis difícil é bloquear e maiores son os requisitos técnicos para o deseño da placa PCB. Este problema pódese resolver moi ben a través de varios tratamentos como a colocación razoable de varios compoñentes e o filtrado científico da desorde.
2. Circuíto de hardware
Neste deseño, o uso principal é o último chipset de vídeo dixital potente e estable de National Semiconductor. O chip de decodificación e conversión serie / paralelo é CLC011; o chip de codificación e conversión en paralelo / serie é CLC020; o chip de recuperación do reloxo é LMH0046; o chip de ecualización de cable adaptativo é CLC014; o chip CPLD é LC4256V de LATTICE; o chip FIFO é IDT72V2105 de IDT.
A figura de ecualización do proceso de procesamento de circuítos móstrase na figura 2. Na figura 2 pódese ver que o sinal serie ASI / SDI de entrada de extremo único remodélase despois de pasar polo circuíto de ecualización e convértese nun conxunto de sinais diferenciais, que é listo para o posterior proceso de recuperación do reloxo. Despois de pasar o circuíto de ecualización, a calidade do sinal mellórase moito e as formas de onda do sinal de entrada e saída compáranse como se mostra na Figura 3.
Figura 2 Parte equilibrada do proceso de procesamento do circuíto
Figura 3 Comparación de formas de onda do circuíto de ecualización
A parte de recuperación do reloxo do proceso de procesamento do circuíto móstrase na figura 4. Na figura 4 pódese ver que o modo de traballo do chip está correctamente axustado, fornécese un reloxo de 27 M localmente para que o use o chip de recuperación do reloxo, o alto equilibrado -Introdúese no chip o sinal diferencial de velocidade e recupérase o sinal serie despois de procesar o chip. O sinal de reloxo nel é usado pola seguinte parte de descodificación do circuíto. Ao mesmo tempo, o chip tamén pode soportar a recuperación do reloxo para sinais de alta definición.
Figura 4 Parte de recuperación do reloxo do proceso de procesamento do circuíto
O proceso de descodificación de parte do circuíto móstrase na figura 5. Na figura 5 pódese ver que o reloxo en serie e os datos en serie recuperados polo chip de recuperación do reloxo ingresan ao chip de descodificación, despois da conversión serie / paralelo, de 10 bits Saen datos paralelos e reloxo paralelo de 27M para preparar o reloxo para o seguinte circuíto FIFO Axuste o uso. Na figura 6 móstrase o diagrama de sincronización dos sinais en cada modo de traballo.
Figura 5 Parte de descodificación do proceso de procesamento do circuíto
Figura 6 Diagrama de sincronización do sinal de cada modo
A parte FIFO do proceso de procesamento do circuíto móstrase na Figura 7. Entre eles, o reloxo de lectura usa o reloxo paralelo de 27M recuperado polo circuíto de codificación e o reloxo de escritura utiliza o reloxo de 27M local. O sinal paralelo de 10 bits que pasa polo FIFO sincronízase co reloxo local mediante axuste para prepararse para a entrada posterior ao CPLD para a multiplexación eléctrica. O procedemento de multiplexación eléctrica de CPLD é o seguinte, entre os que 2BP-S é o procedemento de multiplexación e 2BS-P é o procedemento de demultiplexación.
Figura 7 Parte FIFO do proceso de procesamento do circuíto
A arquitectura ESQUEMÁTICA de 2BP-S é
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Sinal N_25: std_logic;
Sinal N_12: std_logic;
Sinal N_13: std_logic;
Sinal N_15: std_logic;
Sinal N_16: std_logic;
Sinal N_17: std_logic;
Sinal N_21: std_logic;
Sinal N_22: std_logic;
Sinal N_23: std_logic;
Sinal N_24: std_logic;
Comezar
I30: Mapa de portos G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Mapa de portos G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Mapa de portos G_OUTPUT (I => N_22, O => Q0);
I33: Mapa de portos G_OUTPUT (I => N_23, O => Q1);
I2: Mapa de portos G_INPUT (I => CLK, O => N_25);
I7: Mapa de portos G_INPUT (I => A, O => N_12);
I8: Mapa de portos G_INPUT (I => LD, O => N_21);
I6: Mapa de portos G_INPUT (I => B, O => N_15);
I12: Mapa de portos G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Mapa de portos G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND Mapa de portos (A => N_21, B => N_12, Y => N_13);
I20: G_2AND Mapa de portos (A => N_21, B => N_15, Y => N_17);
Fin ESQUEMÁTICA;
Arquitectura ESQUEMÁTICA de 2BS-P é
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Sinal N_5: std_logic;
Sinal N_1: std_logic;
Sinal N_3: std_logic;
Sinal N_4: std_logic;
Comezar
I8: Mapa de portos G_OUTPUT (I => N_4, O => Q0);
I1: Mapa de portos G_OUTPUT (I => N_5, O => Q1);
I2: Mapa de portos G_INPUT (I => CLK, O => N_3);
I3: Mapa de portos G_INPUT (I => SIN, O => N_1);
I7: Mapa de portos G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Mapa de portos G_D (CLK => N_3, D => N_1, Q => N_4);
Fin ESQUEMÁTICA;
A parte de codificación do proceso de procesamento do circuíto móstrase na Figura 8. Despois de recibir os datos, o módulo óptico receptor recupera os datos paralelos e o reloxo síncrono a través do programa de demultiplexación do CPLD e, a continuación, recupera o sinal serie orixinal de alta velocidade a través do circuíto de chip de codificación, que finalmente é emitido polo dispositivo de transmisión despois de ser conducido polo chip do controlador de cable. Completa todo o proceso de transferencia. Entre eles, a secuencia de sinal da parte do circuíto de codificación móstrase na figura 9.
Figura 8 Código do proceso de procesamento do circuíto
Figura 9 Diagrama de sincronización do sinal do circuíto de codificación
3. conclusións
O deseño do equipo de transmisión óptica de multiplexación eléctrica de sinal ASI / SDI asíncrono baseado en CPLD utiliza a última tecnoloxía de multiplexación / demultiplexación eléctrica de sinal ASI / SDI, que pode realizar a transmisión de multiplexación por división de tempo de dous sinais, substituíndo á multiplexación por división de onda anterior. O modo de transmisión de sinal asíncrono multicanle baseado aforra moito os custos de produción e mellora aínda máis a competitividade dos produtos no mercado.
Noso outro produto:
