O deseño de chips é unha das prioridades de desenvolvemento de cada país e ampliar a industria de deseño de chips de China axudará a reducir a dependencia do meu país de chips estranxeiros. En artigos anteriores, o editor introduciu unha vez o fluxo directo e inverso do deseño de chips e as perspectivas do deseño de chips. Neste artigo, o editor presentará o capítulo de deseño de chip real: a optimización e realización do consumo de enerxía da árbore do reloxo no deseño de chip RFID.
1 Visión xeral
UHF RFID é un chip de identificación de radiofrecuencia UHF. O chip adopta un modo de subministración de enerxía pasiva: despois de recibir a enerxía do portador, a unidade frontal RF xera un sinal de alimentación Vdd para subministrar todo o chip ao traballo. Debido ás limitacións do sistema de alimentación, o chip non pode xerar unha gran unidade de corrente, polo que o deseño de baixa potencia converteuse nun gran avance no proceso de desenvolvemento do chip. Para que a parte do circuíto dixital produza o menor consumo de enerxía posible, no proceso de deseño do circuíto lóxico dixital, ademais de simplificar a estrutura do sistema (funcións simples, só contén o módulo de codificación, módulo de decodificación, módulo de xeración de números aleatorios, reloxo) , módulo de restablecemento, unidade de control de memoria Así como o módulo de control xeral), o deseño de circuítos asíncronos adopta no deseño dalgúns circuítos. Neste proceso, vimos que debido a que a árbore do reloxo consume gran parte do consumo de enerxía da lóxica dixital (aproximadamente un 30% ou máis), reducir o consumo de enerxía da árbore do reloxo tamén se converteu nunha redución do consumo de enerxía do a lóxica dixital e a potencia de todo o chip de etiqueta. Un paso importante para o consumo.
2 Composición de enerxía do chip e métodos para reducir o consumo de enerxía
2.1 A composición do consumo de enerxía
Figura 1 Composición do consumo de enerxía do chip
O consumo de enerxía dinámica inclúe principalmente o consumo de curtocircuíto e o consumo de enerxía inversora, que son os compoñentes principais do consumo de enerxía deste deseño. O consumo de enerxía de curtocircuíto é o consumo de enerxía interno, que é causado polo curtocircuíto instantáneo causado polo tubo P e o tubo N acendido nun determinado momento do dispositivo. O consumo de enerxía facturado é causado pola carga e descarga da capacidade de carga na saída do dispositivo CMOS. O consumo de enerxía de fuga inclúe principalmente o consumo de enerxía causado por fuga de limiar inferior e fuga de porta.
Hoxe en día, as dúas fontes máis importantes de consumo de enerxía son: conversión de capacitancia e fuga de limiar.
2.2 Principais métodos para reducir o consumo de enerxía
Figura 2 Principais métodos para reducir o consumo de enerxía do chip
2.2.1 Reducir a tensión de alimentación Vdd
Illa de tensión: diferentes módulos usan diferentes tensións de alimentación.
Escalado de tensión de nivel MulTI: hai varias fontes de tensión no mesmo módulo. Cambia entre estas fontes de tensión segundo diferentes aplicacións.
Escala de frecuencia de tensión dinámica: a versión actualizada de "axuste de tensión multi-nivel", que axusta dinámicamente a tensión segundo a frecuencia de traballo de cada módulo.
AdapTIve Voltage Scaling: Unha versión actualizada de DVFS que usa un circuíto de retroalimentación que pode controlar o comportamento do circuíto para axustar a tensión de xeito adaptativo.
Circuíto de sub-limiar (o deseño é máis difícil e aínda se mantén no ámbito da investigación académica)
2.2.2 Reduce a frecuencia f e a taxa de rotación A
Optimización de código (extracción de factores comúns, reutilización de recursos, illamento de operando, traballo en serie para reducir o consumo máximo de enerxía, etc.)
Reloxo cerrado
Estratexia multi-reloxo
2.2.3 Reducir a capacidade de carga (CL) e o tamaño do transistor (Wmos)
Reducir unidades secuenciais
Redución da área de chip e escala
Actualización do proceso
2.2.4 Reducir a fuga de corrente de fuga
Tensión limiar de control (tensión limiar) (tensión limiar ↑ corrente de fuga ↓ se se usa MTCMOS, VTCMOS, DTCMOS)
Controle a tensión da porta (Gate Voltage) (controlando a tensión de fonte da porta para controlar a corrente de fuga)
Pila de transistores (conecta transistores redundantes en serie, aumenta a resistencia para reducir a corrente de fuga)
Subministración de enerxía cerrada (potencia de alimentación ou PSO) (cando o módulo non estea funcionando, apague a enerxía para reducir efectivamente a corrente de fuga)
3 Optimización do consumo de enerxía da árbore do reloxo no chip RFID
Cando o chip funciona, gran parte do consumo de enerxía débese ao volume de negocio da rede de reloxo. Se a rede de reloxo é grande, a perda de enerxía causada por esta peza será moi grande. Entre moitas tecnoloxías de baixo consumo, o reloxo con gates ten o efecto de restrición máis forte sobre o consumo de enerxía e o consumo interno. Neste deseño, a combinación de tecnoloxía de reloxos de varios niveis e unha estratexia especial de optimización de árbore de reloxo aforran gran parte do consumo de enerxía. Este proxecto utilizou unha variedade de estratexias de optimización para o consumo de enerxía no deseño lóxico e probou algúns métodos na síntese de back-end e deseño físico. A través de varias optimizacións de enerxía e iteracións nos extremos dianteiro e posterior, atopouse o deseño do código lóxico e o consumo mínimo de enerxía.
4.1 Engade manualmente o control do reloxo na etapa RTL
Figura 3 Diagrama esquemático do reloxo cerrado
módulo data_reg (En, Data, clk, out)
entrada En, clk;
entrada [7: 0] Datos;
saída [7: 0] fóra;
sempre @ (posedge clk)
if (En) out = Datos;
módulo final
O propósito desta etapa é principalmente dobre: o primeiro é engadir unha unidade de reloxo cerrado para controlar a taxa de rotación e reducir o consumo dinámico de enerxía de forma máis razoable segundo a probabilidade de rotación de reloxo de cada módulo. O segundo é producir unha rede de reloxos cunha estrutura equilibrada na medida do posible. Pódese garantir que se poden engadir algúns buffers de reloxo na etapa de síntese da árbore de reloxo de fondo para reducir o consumo de enerxía. A unidade ICG (Integrated Gating) da biblioteca de celas de fundición pode usarse directamente no deseño de código real.
4.2 As ferramentas na fase de síntese insírense na porta integrada
Figura 4 Inserción de reloxo cerrado durante a síntese lóxica
#Set opcións de bloqueo do reloxo, o valor predeterminado max_fanout é ilimitado
set_clock_gating_style -sequential_cell latch \
-positive_edge_logic {integrado} \
-punto_control antes \
-Activar a exploración de sinal_control
#Crea unha árbore de reloxo máis equilibrada inserindo ICG "sempre habilitados"
establecer true_cg_all_registers como verdadeiro
definir power_remove_redundant_clock_gates true
read_db design.gtech.db
top_design actual
ligazón
fonte design.cstr.tcl
# Inserir a porta do reloxo
insert_clock_gate
compilar
# Xerar un informe sobre a entrada do reloxo inserido
report_gating_gating
O propósito desta etapa é empregar a ferramenta integrada (CC) para inserir automaticamente a unidade cerrada co fin de reducir aínda máis o consumo de enerxía.
Cómpre ter en conta que os axustes dos parámetros para inserir ICG, como o fanout máximo (canto maior é o fanout, máis aforro de enerxía, máis equilibrado é o fanout, menor será a inclinación, dependendo do deseño, como se mostra na figura), e a configuración do parámetro minimum_bitwidth Ademais, é necesario inserir un ICG normalmente aberto para estruturas de control de portas máis complexas para facer a estrutura da rede de reloxo máis equilibrada.
4.3 Optimización do consumo de enerxía na fase de síntese da árbore do reloxo
Figura 5 Comparación de dúas estruturas de árbore de reloxo (a): tipo de profundidade de varios niveis; (b): tipo plano de poucos niveis
Primeiro introduza a influencia dos parámetros completos da árbore do reloxo na estrutura da árbore do reloxo:
Inclinación: inclinación do reloxo, o obxectivo xeral da árbore do reloxo.
Retraso de inserción (latencia): o atraso total do camiño do reloxo, usado para limitar o aumento do número de niveis da árbore do reloxo.
Taranstion máximo: o tempo máximo de conversión limita o número de buffers que pode ser impulsado polo buffer de primeiro nivel.
Capacitancia máxima Fanout máximo: a capacidade máxima de carga e o fanout máximo limitan o número de buffers que pode ser impulsado polo buffer de primeiro nivel.
O obxectivo final da síntese da árbore do reloxo no deseño xeral é reducir a inclinación do reloxo. Aumentar o número de niveis e reducir cada nivel de fanout investirá máis buffers e equilibrará con máis precisión a latencia de cada ruta do reloxo para obter unha inclinación máis pequena. Pero para o deseño de baixa potencia, especialmente cando a frecuencia do reloxo é baixa, os requisitos de sincronización non son moi altos, polo que se espera que a escala da árbore do reloxo poida reducirse para reducir o consumo de enerxía de conmutación dinámica causado pola árbore do reloxo. Como se mostra na figura, ao reducir o número de niveis da árbore do reloxo e aumentar o fanout, pódese reducir efectivamente o tamaño da árbore do reloxo. Non obstante, debido á redución do número de buffers, unha árbore de reloxo cun número de niveis menor que unha árbore de reloxo de varios niveis Só ten que equilibrar aproximadamente a latencia de cada ruta de reloxo e obter unha inclinación maior. Pódese ver que co obxectivo de reducir a escala da árbore do reloxo, a síntese da árbore do reloxo de baixa potencia é a costa de aumentar unha certa inclinación.
Especificamente para este chip RFID, empregamos o proceso TSMC 0.18um CMOS LOGIC / MS / RF e a frecuencia do reloxo é de só 1.92 M, que é moi baixa. Neste momento, cando o reloxo se usa para a síntese da árbore do reloxo, o reloxo baixo úsase para reducir a escala da árbore do reloxo. A síntese de árbore de reloxo de consumo de enerxía establece principalmente as restricións de inclinación, latencia e transitón. Dado que restrinxir o fanout aumentará o número de niveis de árbore de reloxo e aumentará o consumo de enerxía, este valor non está definido. O valor predeterminado na biblioteca. Na práctica, empregamos 9 restricións de árbore de reloxo diferentes, e as restricións e os resultados completos móstranse na táboa 1.
5 Conclusión
Como se mostra na táboa 1, a tendencia xeral é que canto maior é a inclinación de destino, canto menor sexa o tamaño final da árbore do reloxo, menor será o número de amortecedores da árbore do reloxo e menor será o consumo de enerxía dinámica e estática correspondente. Isto gardará a árbore do reloxo. O propósito do consumo. Pódese ver que cando a inclinación de destino é superior a 10ns, o consumo de enerxía non cambia basicamente, pero o gran valor de inclinación provocará o deterioro do tempo de espera e aumentará o número de buffers inseridos ao reparar a sincronización, polo que debería comprometerse. Do gráfico Estratexia 5 e Estratexia 6 son as solucións preferidas. Ademais, cando se selecciona o axuste óptimo de inclinación, tamén pode ver que canto maior sexa o valor de transición Máximo, menor será o consumo final de enerxía. Isto pódese entender como canto maior sexa o tempo de transición do sinal do reloxo, menor será a enerxía necesaria. Ademais, a configuración da restrición de latencia pódese ampliar o máximo posible e o seu valor ten pouco efecto sobre o resultado final do consumo de enerxía.
Noso outro produto:
