Problema de retraso de audio dixital a nivel de transmisión DSP
O atraso de audio pode usarse para emisións en directo de estacións de radio. Retrasa o sinal de audio durante un período de tempo antes de emitir, para evitar que o anfitrión deslice a lingua ou algúns comentarios pouco saudables da audiencia na liña directa de audiencia se difundan polos medios de difusión, logrando así a transmisión segura de programas en directo. Como equipos de nivel de transmisión, os retardadores de son teñen altos requisitos para indicadores de rendemento como o rango dinámico, a distorsión, a relación sinal-ruído e a resposta en frecuencia, polo que a tecnoloxía dixital adoita empregarse. Usando o disco duro integrado na tarxeta de son dúplex integrada na computadora, o sinal de audio pode palpebrar mediante software, pero é incómodo de usar e operar, a fiabilidade é baixa e o rendemento e o prezo son relativamente baixos. O atrasador de audio dixital de calidade de emisión baseado no chip Σ-ΔADC e DSP de alta precisión proposto neste traballo ten as características dun índice de alto rendemento, un funcionamento sinxelo e funcións completas. Comercializouse o esquema de deseño.
1 Estrutura do sistema
1.1 Configuración do sistema
O hardware de retraso é unha estrutura mestre-escravo, como se mostra na Figura 1, que está composta principalmente por un transmisor M dun soño durmiente 8HC05C8, un chip DSP MTS320C32 e un códec de audio CS4224. M68HC05C8 úsase como anfitrión de todo o sistema para completar a función de control do sistema. Como núcleo do sistema, TMS320C32 completa a función de atraso do sinal de son. CS4224 e o circuíto de acondicionamento de entrada e saída de audio traballan xuntos para completar a conversión A / D e D / A de sinais de audio.
O atraso de audio pode usarse para emisións en directo de estacións de radio. Retrasa o sinal de audio durante un período de tempo antes de emitir, para evitar que o anfitrión deslice a lingua ou algúns comentarios pouco saudables da audiencia na liña directa de audiencia se difundan polos medios de difusión, logrando así a transmisión segura de programas en directo. Como equipos de nivel de transmisión, os retardadores de son teñen altos requisitos para indicadores de rendemento como o rango dinámico, a distorsión, a relación sinal-ruído e a resposta en frecuencia, polo que a tecnoloxía dixital adoita empregarse. Usando o disco duro integrado na tarxeta de son dúplex integrada na computadora, o sinal de audio pode palpebrar mediante software, pero é incómodo de usar e operar, a fiabilidade é baixa e o rendemento e o prezo son relativamente baixos. O atrasador de audio dixital de calidade de emisión baseado no chip Σ-ΔADC e DSP de alta precisión proposto neste traballo ten as características dun índice de alto rendemento, un funcionamento sinxelo e funcións completas. Comercializouse o esquema de deseño.
1 Estrutura do sistema
1.1 Configuración do sistema
O hardware de retraso é unha estrutura mestre-escravo, como se mostra na Figura 1, que está composta principalmente por un transmisor M dun soño durmiente 8HC05C8, un chip DSP MTS320C32 e un códec de audio CS4224. M68HC05C8 úsase como anfitrión de todo o sistema para completar a función de control do sistema. Como núcleo do sistema, TMS320C32 completa a función de atraso do sinal de son. CS4224 e o circuíto de acondicionamento de entrada e saída de audio traballan xuntos para completar a conversión A / D e D / A de sinais de audio.
CS4224 é un códec de audio de 24 bits de alto rendemento. Utiliza a tecnoloxía Σ-Δ para proporcionar conversión estéreo dixital / analóxico e analóxico / dixital full-duplex, cun rango dinámico de 105 dB, distorsión harmónica e funcionamento de -97 dB e unha frecuencia de mostraxe de 32 kHz, 44.1 kHz e 48 kHz son opcionais. O chip adopta entrada e saída diferencial, con filtro anti-aliasing no chip, filtro de alisado de saída e circuíto de filtro de énfase dixital, con control de volume analóxico, que admite o modo de traballo mestre ou escravo.
O TMS320C32 é un chip DSP de punto flotante de baixo custo e alto rendemento, moi adecuado para o procesamento de sinal dixital de voz. Soporta bus de enderezos de 24 bits e bus de datos de 32 bits e pode dirixir a memoria de gran capacidade requirida polo atrasador. Tamén ten unha interface serie para facilitar a interface CS4224 coa entrada e saída de datos de audio en serie.
M68HC05C8 realiza a interface home-máquina, xestiona a visualización do teclado e a interface de control remoto con retardador e controla o funcionamento de CS4224 e TMS320C32.
1.2 Interface de memoria
TMS320C32 ten unha interface de memoria externa mellorada, a memoria do programa pode ter 16 e 32 bits de ancho e a memoria de datos pode ter 8/16/32 de ancho. TMS320C32 usa dous conxuntos de sinais estroboscópicos STRB1 e STRB0, que teñen diferentes rangos de dirección. Cada grupo de sinais estroboscópicos consta de catro pines, que se usan como selección de chip e liñas de enderezo adicionais. As características dos pins están determinadas polo rexistro de control do bus correspondente a cada grupo de sinais estroboscópicos. Ao configurar algúns campos do rexistro de control de bus, pode especificar o tipo de datos e o ancho da memoria externa.
O atraso utiliza dous conxuntos de memorias con diferentes anchos. SRAM almacena datos de audio. Estableza o ancho de memoria en 32 bits e o tipo de datos en 32 bits. Dado que o códec de audio CS4224 ten 24 bits, realmente usa 24 bits e consta de tres SRAM de 8 bits, cada un con selección de chip STRB0_B0 ~ 2. O chip FLASH 28F512 almacena o programa de procesamento de sinal de son do usuario, o ancho da memoria é de 8 bits e utilízase a selección de chip ATRB1_B0.
A interface de memoria considera principalmente a velocidade da memoria para determinar cantos estados de espera deben inserirse. Debido a que a frecuencia de reloxo TMS320C32 é de 40 MHz e a velocidade de acceso á memoria FLASH é de 150ns e a velocidade de acceso de SRAM é de 70ns, debe inserirse un estado de espera. TMS320C32 ten un xerador de estado de espera de software programable interno, selecciona o modo de traballo do xerador de estado de espera a través do dominio SWW do rexistro de control STRBx e escribe o número de ciclos de máquina que agardará no dominio WTCNT. Dado que a memoria do programa e o almacenamento de datos son estroboscópicos respectivamente por STRB1 e STRB0, pódese establecer o número necesario de ciclos de máquina segundo as súas respectivas velocidades de acceso.
TMS320C32 ten unha función de guía de programas. Cando se restablece o hardware, o pin MCBL / MP é alto, entón funciona en modo microordinador, executa o programa de arranque no chip e carga o programa de usuario na memoria FLASH na memoria RAM interna de alta velocidade para executalo. O modo de arranque pódese determinar mediante o pin INT0 ～ 3, a dirección de carga de memoria externa selecciónase como área de arranque3 segundo o modo de conexión da memoria e non se usa o sinal de aperto de man. A parte frontal da memoria FLASH é a cabeceira do programa, incluída a información necesaria para o TMS320C32 ao arrincar, como o ancho da memoria externa, o contido do rexistro de control do bus despois do arranque, a lonxitude de cada bloque de datos, o ancho da memoria de destino e do tipo de datos.
